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时间:2011-10-20 10:29
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求助!应届毕业生面试入职的问题,单位是工行。面试通过后被通知今天去医院参加入职体检,其他项目都正常_百度知道
求助!应届毕业生面试入职的问题,单位是工行。面试通过后被通知今天去医院参加入职体检,其他项目都正常
是否符合规范求助,其他项目都正常?是否一定要体检,单位是工行。面试通过后被通知今天去医院参加入职体检?和脚部有关系吗,但做心电图时竟然要求我把打底裤袜脱了,才肯帮我做!应届毕业生面试入职的问题
提问者采纳
这个和打底袜没关系啦 测心电图是需要裸露脚底的 方便医生夹设备心电图还要脱上衣的没有什么不合适的 只是你穿了打底袜,如果只是穿了短袜这些的 那你就会觉得可以接受不要担心 如果体检通过了,那就祝贺你,准备开始新的工作吧 愿你在新的岗位上 工作开心 事业顺利
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太给力了,你的回答完美的解决了我的问题!
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其他2条回答
别人做了的话你也做!可能是看身体有残疾没吧
别人也做了,但是没要求脱打底裤啊。
你说是他们也有穿打底裤?而且没让他们脱?只有你脱了
她们也就是穿的裤子呀。
没要求他们脱。
能帮我确认下,我穿的这种是否可以隔着,还是必须整条裤子全脱?
那你也可以不脱!女的的话就无所谓了!
我觉得可以不脱!直接都可以看到没那个必要吧!
如果是女的帮忙做是正常的
请问这个体检是必须要做的吗?
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老师您好,我毕业三年了 考的职位是海关,没有要求是应届毕业生,我现在手里没有报到证,如果通过面试、体检,能通过政审吗?谢谢
管理员解答好评率:100%
您好,面试公告中会提示需提供哪些材料的,一般是不要报到证的。输入关键字进行搜索
学员您好,会有的,属于不诚信报考,会影响你其他的考试。感谢您对中公的关注与支持! 如您还有其他问题,也可以直接拨打全国热线400-详细咨询,祝您备考成功!
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一、模拟电路 1、基尔霍夫定理的内容是什么?(仕兰微电子) 基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与流出同一个节点的电荷相等. 基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压之和为零. 2、平板电容公式(c=εs/4πkd)。(未知) 3、最基本的如三极管曲线特性。(未知) 4、描述反馈电路的概念,列举他们的应用。(仕兰微电子) 5、负反馈种类(电压并联反馈,电流串联反馈,电压串联反馈和电流并联反馈);负反馈的优点(降低放大器的增益灵敏度,改变输入电阻和输出电阻,改善放大器的线性和非 线性失真,有效地扩展放大器的通频带,自动调节作用)(未知) 6、放大电路的频率补偿的目的是什么,有哪些方法?(仕兰微电子) 7、频率响应,如:怎么才算是稳定的,如何改变频响曲线的几个方法。(未知) 8、给出一个查分运放,如何相位补偿,并画补偿后的波特图。(凹凸) 9、基本放大电路种类(电压放大器,电流放大器,互导放大器和互阻放大器),优缺点,特别是广泛采用差分结构的原因。(未知) 10、给出一差分电路,告诉其输出电压y 和y-,求共模分量和差模分量。(未知) 11、画差放的两个输入管。(凹凸) 12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。(仕兰微电子) 13、用运算放大器组成一个10倍的放大器。(未知) 14、给出一个简单电路,让你分析输出电压的特性(就是个积分电路),并求输出端某点 的rise/fall时间。(infineon笔试试题) 15、电阻r和电容c串联,输入电压为r和c之间的电压,输出电压分别为c上电压和r上电压,要求制这两种电路输入电压的频谱,判断这两种电路何为高通滤波器,何为低通滤波器。当rc 18、说说静态、动态时序模拟的优缺点。(威盛via
上海笔试试题) 19、一个四级的mux,其中第二级信号为关键信号 如何改善timing。(威盛via 上海笔试试题) 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得输出依赖于关键路径。(未知) 21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优点),全加器等等。(未知) 22、卡诺图写出逻辑表达使。(威盛via
上海笔试试题) 23、化简f(a,b,c,d)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛) 24、please show the cmos inverter schmatic,layout and its cross sectionwith p-well process.plot its transfer curve (vout-vin) and also explain the operation region of pmos and nmos for each segment of the transfer curve? (威盛笔试题circuit design-beijing-03.11.09) 25、to de sign a cmos invertor with balance rise and fall time,please define the ration of channel width of pmos and nmos and explain? 26、为什么一个标准的倒相器中p管的宽长比要比n管的宽长比大?(仕兰微电子) 27、用mos管搭出一个二输入与非门。(扬智电子笔试) 28、please draw the transistor level schematic of a cmos 2 input and gate and explain which input has faster response for output rising edge.(less delay time)。(威盛笔试题circuit design-beijing-03.11.09) 29、画出not,nand,nor的符号,真值表,还有transistor level的电路。(infineon笔试) 30、画出cmos的图,画出tow-to-one mux gate。(威盛via
上海笔试试题) 31、用一个二选一mux和一个inv实现异或。(飞利浦-大唐笔试) 32、画出y=a*b c的cmos电路图。(科广试题) 33、用逻辑们和cmos电路实现ab cd。(飞利浦-大唐笔试) 34、画出cmos电路的晶体管级电路图,实现y=a*b c(d e)。(仕兰微电子) 35、利用4选1实现f(x,y,z)=xz yz’。(未知) 36、给一个表达式f=xxxx xxxx xxxxx xxxx用最少数量的与非门实现(实际上就是化简)。 37、给出一个简单的由多个not,nand,nor组成的原理图,根据输入波形画出各点波形。(infineon笔试) 38、为了实现逻辑(a xor b)or (c and d),请选用以下逻辑中的一种,并说明为什么?1)inv 2)and 3)or 4)nand 5)nor 6)xor 答案:nand(未知) 39、用与非门等设计全加法器。(华为) 40、给出两个门电路让你分析异同。(华为)#p#分页标题#e# 41、用简单电路实现,当a为输入时,输出b波形为…(仕兰微电子) 42、a,b,c,d,e进行投票,多数服从少数,输出是f(也就是如果a,b,c,d,e中1的个数比0 多,那么f输出为1,否则f为0),用与非门实现,输入数目没有限制。(未知) 43、用波形表示d触发器的功能。(扬智电子笔试) 44、用传输门和倒向器搭一个边沿触发器。(扬智电子笔试) 45、用逻辑们画出d触发器。(威盛via
上海笔试试题) 46、画出dff的结构图,用verilog实现之。(威盛) 47、画出一种cmos的d锁存器的电路图和版图。(未知) 48、d触发器和d锁存器的区别。(新太硬件面试) 49、简述latch和filp-flop的异同。(未知) 50、latch和dff的概念和区别。(未知) 51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。(南山之桥) 52、用d触发器做个二分颦的电路.又问什么是状态图。(华为) 53、请画出用d触发器实现2 倍分频的逻辑电路?(汉王笔试) 54、怎样用d触发器、与或非门组成二分频电路?(东信笔试) 55、how many flip-flop circuits are needed to divide by 16? (intel) 16分频? 56、用filp-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage. (未知) 57、用d触发器做个4进制的计数。(华为) 58、实现n位johnson counter,n=5。(南山之桥) 59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢?(仕兰微电子) 60、数字电路设计当然必问verilog/vhdl,如设计计数器。(未知) 61、blocking nonblocking 赋值的区别。(南山之桥) 62、写异步d触发器的verilog module。(扬智电子笔试) module dff8(clk , reset, d, q); input [7:0] output [7:0] reg [7:0] always @ (posedge clk or posedge reset) if(reset) q &= 0; else q &= endmodule 63、用d触发器实现2倍分频的verilog描述? (汉王笔试) module divide2( clk , clk_o, reset); input clk , output clk_o; always @ ( posedge clk or posedge reset) if ( reset) out &= 0; else out &= assign in = ~ assign clk_o = endmodule 64、可编程逻辑器件在现代电子设计中越来越重要,请问:a) 你所知道的可编程逻辑器件有哪些? b) 试用vhdl或verilog、able描述8位d触发器逻辑。(汉王笔试) pal,pld,cpld,fpga。 module dff8(clk , reset, d, q); always @ (posedge clk or posedge reset) if(reset) q &= 0; else q &= endmodule 65、请用hdl描述四位的全加法器、5分频电路。(仕兰微电子) 66、用verilog或vhdl写一段代码,实现10进制计数器。(未知) 67、用verilog或vhdl写一段代码,实现消除一个glitch。(未知) 68、一个状态机的题目用verilog实现(不过这个状态机画的实在比较差,很容易误解的)。( 威盛via
上海笔试试题) 69、描述一个交通信号灯的设计。(仕兰微电子) 70、画状态机,接受1,2,5分钱的卖报机,每份报纸5分钱。(扬智电子笔试) 71、设计一个自动售货机系统,卖soda水的,只能投进三种硬币,要正确的找回钱数。(1)画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计的要求。(未知) 72、设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零:(1)画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计的要求;(3)设计工程中可使用的工具及设计大致过程。(未知) 73、画出可以检测10010串的状态图,并verilog实现之。(威盛) 74、用fsm实现101101的序列检测模块。(南山之桥) a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0。例如a: b: 请画出请用rtl描述其state machine。(未知) 75、用verilog/vddl检测stream中的特定字符串(分状态用状态机写)。(飞利浦-大唐笔试)#p#分页标题#e# 76、用verilog/vhdl写一个fifo控制器(包括空,满,半满信号)。(飞利浦-大唐笔试) 77、现有一用户需要一种集成电路产品,要求该产品能够实现如下功能:y=lnx,其中,x为4位二进制整数输入信号。y为二进制小数输出,要求保留两位小数。电源电压为3~5v假设公司接到该项目后,交由你来负责该产品的设计,试讨论该产品的设计全程。(仕兰微电子) 78、sram,falsh memory,及dram的区别?(新太硬件面试) 79、给出单管dram的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9 -14b),问你有什么办法提高refresh time,总共有5个问题,记不起来了。(降低温度,增大电容存储容量)(infineon笔试) 80、please draw schematic of a common sram cell with 6 transistors,point out which nodes can store data and which node is word line control? (威盛笔试题circuit design-beijing-03.11.09) 81、名词:sram,ssram,sdram 名词irq,bios,usb,vhdl,sdr irq: interrupt request bios: basic input output system usb: universal serial bus vhdl: vhic hardware description language sdr: single data rate 压控振荡器的英文缩写(vco)。动态随机存储器的英文缩写(dram)。 名词解释,无聊的外文缩写罢了,比如pci、ecc、ddr、interrupt、pipeline irq,bios,usb,vhdl,vlsi vco(压控振荡器) r am (动态随机存储器),fir iir dft(离散傅立叶变换)或者是中文的,比如:a.量化误差 b.直方图 c.白平衡 二、ic设计基础(流程、工艺、版图、器件) 1、我们公司的产品是集成电路,请描述一下你对集成电路的认识,列举一些与集成电路相关的内容(如讲清楚模拟、数字、双极型、cmos、mcu、risc、cisc、dsp、asic、fpga等的概念)。(仕兰微面试题目) 2、fpga和asic的概念,他们的区别。(未知) 答案:fpga是可编程asic。 asic:专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。根据一个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电路。与门阵列等其它asic(application specific ic)相比,它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做otp片、掩膜片,两者的区别何在?(仕兰微面试题目) 4、你知道的集成电路设计的表达方式有哪几种?(仕兰微面试题目) 5、描述你对集成电路设计流程的认识。(仕兰微面试题目) 6、简述fpga等可编程逻辑器件设计流程。(仕兰微面试题目) 7、ic设计前端到后端的流程和eda工具。(未知) 8、从rtl synthesis到tape out之间的设计flow,并列出其中各步使用的tool.(未知) 9、asic的design flow。(威盛via
上海笔试试题) 10、写出asic前期设计的流程和相应的工具。(威盛) 11、集成电路前段设计流程,写出相关的工具。(扬智电子笔试) 先介绍下ic开发流程: 1.)代码输入(design input) 用vhdl或者是verilog语言来完成器件的功能描述,生成hdl代码 语言输入工具:summit visualhdl mentor renior 图形输入: composer(cadence); viewlogic (viewdraw) 2.)电路仿真(circuit simulation) 将vhd代码进行先前逻辑仿真,验证功能描述是否正确 数字电路仿真工具: verolog: cadence verolig-xl synopsys vcs mentor modle-sim vhdl : cadence nc-vhdl synopsys vss mentor modle-sim 模拟电路仿真工具: ***anti hspice pspice,spectre micro microwave: eesoft : hp 3.)逻辑综合(synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路;将初级仿真中所没有考虑的门沿(gates delay)反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程?(仕兰微面试题目) 13、是否接触过自动布局布线?请说出一两种工具软件。自动布局布线需要哪些基本元素?(仕兰微面试题目)14、描述你对集成电路工艺的认识。(仕兰微面试题目) 15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么?(仕兰微面试题目) 16、请描述一下国内的工艺现状。(仕兰微面试题目) #p#分页标题#e# 17、半导体工艺中,掺杂有哪几种方式?(仕兰微面试题目) 18、描述cmos电路中闩锁效应产生的过程及最后的结果?(仕兰微面试题目) 19、解释latch-up现象和antenna effect和其预防措施.(未知) 20、什么叫latchup?(科广试题) 21、什么叫窄沟效应? (科广试题) 22、什么是nmos、pmos、cmos?什么是增强型、耗尽型?什么是pnp、npn?他们有什么差别?(仕兰微面试题目) 23、硅栅coms工艺中n阱中做的是p管还是n管,n阱的阱电位的连接有什么要求?(仕兰微面试题目) 24、画出cmos晶体管的cross-over图(应该是纵剖面图),给出所有可能的传输特性和转移特性。(infineon笔试试题) 25、以interver为例,写出n阱cmos的process流程,并画出剖面图。(科广试题) 26、please explain how we describe the resistance in semiconductor. compare the resistance of a metal,poly and diffusion in tranditional cmos process.(威盛笔试题circuit design-beijing-03.11.09) 27、说明mos一半工作在什么区。(凹凸的题目和面试) 28、画p-bulk 的nmos截面图。(凹凸的题目和面试) 29、写schematic note(?), 越多越好。(凹凸的题目和面试) 30、寄生效应在ic设计中怎样加以克服和利用。(未知) 31、太底层的mos管物理特性感觉一般不大会作为笔试面试题,因为全是微电子物理,公式推导太罗索,除非面试出题的是个老学究。ic设计的话需要熟悉的软件: cadence,synopsys, avant,unix当然也要大概会操作。 32、unix 命令cp -r, rm,uname。(扬智电子笔试)
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